《EDA综合设计与实践》课程设计-用Verilog HDL设计电子钟
和小时功能，分别用K4、K5键控制，做法是每按下一次键，对应的计数器加一。C、 最后是跑表模块，这相对于前面两个模块较为复杂，它有计时复位、启动和计时停止三个功能，分别用K6、K8、K7按键控制，这里用到了毫秒、秒、分钟计数器，其中“毫秒计数器”采用100进制计数器，每累计100毫秒产生一个“秒脉冲”信号，该信号将作为“秒计数器”的时钟脉冲，其余同A所述。百分秒、秒和分钟信号用七段LED显示。而复位信号是高电平有效，可以对整个跑表同步清0；当启动/停止为高电平时跑表开始计时，为低电平时停止计时，变高后在原来的数值基础上再计数。
最后，就是整体的综合。包括每个模块用到的时钟设置、按键显示模块和确定输入输出参数；本次课程设计采用了一个输入主时钟源4096HZ，其余各个模块用到的时钟信号从此时钟源分频得到，因此专门设置了一个分频小模块。
源程序代码如下：
module main(k1,k2,k3,k4,k5,k6,k7,k8,clk_4096,LED1,LED2,LED3,LED4,LED5,LED6); input k1,k2,k3,k4,k5,k6,k7,k8,clk_4096;
output[3:0]LED1,LED2,LED3,LED4,LED5,LED6;
reg [3:0] LED1,LED2,LED3,LED4,LED5,LED6;
reg [7:0] hour,minute,second;
`define hour1 hour[3:0]
`define hour2 hour[7:4]
`define min1 minute[3:0]
`define min2 minute[7:4]
`define sec1 second[3:0]
`define sec2 second[7:4]
reg [15:0] j1,j2,j3;
reg clk1,clk2,clk3;
always @(posedge clk_4096) //输入4096HZ时钟源
begin
if(j1==40)
begin
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