4位保险箱密码锁数字逻辑电路设计报告
硬件综合设计——数字逻辑电路设计报告
逻 辑 电 路 图
VHDL 程序
module try1( D, C, B, A, E, S, L ); input D; input C; input B; input A; input E; output S; output L; wire SYNTHESIZED_WIRE_10; wire SYNTHESIZED_WIRE_8; wire SYNTHESIZED_WIRE_9; assign L = SYNTHESIZED_WIRE_8; assign SYNTHESIZED_WIRE_10 = 0; \74151 b2v_inst( .GN(SYNTHESIZED_WIRE_10), .C(A), .B(B), .A(C), .D5(SYNTHESIZED_WIRE_10), .D0(SYNTHESIZED_WIRE_10), .D1(SYNTHESIZED_WIRE_10), .D4(SYNTHESIZED_WIRE_10), .D3(SYNTHESIZED_WIRE_10), .D2(D), .D6(SYNTHESIZED_WIRE_10), .D7(SYNTHESIZED_WIRE_10), .Y(SYNTHESIZED_WIRE_9) ); assign S = ~SYNTHESIZED_WIRE_8; assign SYNTHESIZED_WIRE_8 = ~(SYNTHESIZED_WIRE_9 & E); endmodule
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